Tcl/Tkの転職・求人検索結果

東京都

２から10Mゲートのコンプレクシィを持つ14nmプロジェクトのモジュールオーナーをお任せします。

■必須要件■ □約３年のディープサブミクロン技術の近年の優れたテープアウトを伴う物理設計経験 □フロアプランニング、クロックツリー合成、タイミングクロージャ、シグナルインテグリティ、IRドロップ分析、ECO実装、物理設計検証を含むパーティションレベルP&R実装の豊富な知識 □Perl/Tclなどのスクリプト言語の確実な理解と大規模なSOC設計(>20Mゲート)の経験 ■尚可要件■ □ICC2の使用経験 □タイミングクロージャ用ECOの経験 □抽出およびSTA方法論、およびツールについての確実な理解 □物理設計検証の確実な理解 □技術経験　ノード:14nm、28nmがあるとなおよい ■語学力■ □英語力があるとよいが必須ではない □外国籍の場合：日本語力があるとよいが必須ではない 【チーム規模】顧客サイトでのチーム構成:オンサイトリーダー１名+ オンサイトメンバー２名が既に従事

神奈川県

最大手ファンダリーのAPR （Automatic Place& Route) Manager/EngineerResponsibilities: *Physical design implementation *APR flow development *Advanced APR solution path finding

◆学歴 ・大学卒以上 ◆経験・スキル Requirements: *Education: - Master or PhD Computer engineering or EE * APR chip implementation experience with advanced process nodes (28nm and below) *Familiar with P&R and timing signoff * Familiar with Script languages (shell, python, TCL) or C/C++ * Fluent in English speaking *Mathematical is also okay and willing to learn APR and research for new APR flow (Optional) * Language: - Proficiency in English is basic requirement. Proficiency in Chinese is a plus. * Specific Requirement: - APR Engineer: Seniority > 5 years. Full chip integration experience is a plus. - APR Lead Manager: Seniority> 15 years. Experienced with full chip integration/signoff and tape-out management is needed. ◆英語スキル ・ビジネスレベル

株式会社A・ヒューマン

神奈川県

最大手ファンダリーのAPR （Automatic Place& Route) Manager/EngineerResponsibilities: *Physical design implementation *APR flow development *Advanced APR solution path finding

◆学歴 ・大学卒以上 ◆経験・スキル Requirements: *Education: - Master or PhD Computer engineering or EE * APR chip implementation experience with advanced process nodes (28nm and below) *Familiar with P&R and timing signoff * Familiar with Script languages (shell, python, TCL) or C/C++ * Fluent in English speaking *Mathematical is also okay and willing to learn APR and research for new APR flow (Optional) * Language: - Proficiency in English is basic requirement. Proficiency in Chinese is a plus. * Specific Requirement: - APR Engineer: Seniority > 5 years. Full chip integration experience is a plus. - APR Lead Manager: Seniority> 15 years. Experienced with full chip integration/signoff and tape-out management is needed. ◆英語スキル ・ビジネスレベル

株式会社A・ヒューマン

東京都

外資系ネットワークベンダーのシステム・エンジニア当社のネットワーク製品、特に、Application　Firewall、WAF、DDoS対策等のセキュリティソリューションに関するプリセールスを担っていただきます。 　・製品やソリューションのプレゼンテーション 　・デモンストレーション 　・導入に関する技術的サポート 　・トラブルシューティングの支援　等

【求める学歴】 大卒以上 【求める経験・スキル（全てでなくても可）】 ・Network Layer-4-7の知識（HTTP, DNS, SSL, and Caching、パケット分析等） ・Web侵入テストツールなどの知見（burp suite, zed attack proxy等） ・WAF/IDS/IPS 等の取り扱い経験 ・UNIX/LINUX サーバー環境の構築スキル ・スクリプト言語の知見（Python 、Tcl等） 【英語スキル】 ・ビジネスレベルが望ましい

株式会社A・ヒューマン

神奈川県

最大手ファンダリーのAPR （Automatic Place& Route) Manager/EngineerResponsibilities: *Physical design implementation *APR flow development *Advanced APR solution path finding

◆学歴 ・大学卒以上 ◆経験・スキル Requirements: *Education: - Master or PhD Computer engineering or EE * APR chip implementation experience with advanced process nodes (28nm and below) *Familiar with P&R and timing signoff * Familiar with Script languages (shell, python, TCL) or C/C++ * Fluent in English speaking *Mathematical is also okay and willing to learn APR and research for new APR flow (Optional) * Language: - Proficiency in English is basic requirement. Proficiency in Chinese is a plus. * Specific Requirement: - APR Engineer: Seniority > 5 years. Full chip integration experience is a plus. - APR Lead Manager: Seniority> 15 years. Experienced with full chip integration/signoff and tape-out management is needed. ◆英語スキル ・ビジネスレベル

株式会社A・ヒューマン

神奈川県

最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route)Responsibilities: *Perform the following: - Chip/Block level floorplan, - Clock tree synthesis, - Place & Route, - RC extraction, - STA, timing closure, - IR/EM analysis and fix, - DRC/LVS/ERC analysis and fix, - Tape-out sign off. - Customer on-site support.

求める学歴：大学卒以上 Requirements: *Education: - Bachelor/Master’s degree in Electrical Engineering or Computer Science. *5-15 years Netlist (or RTL)-GDS physical implementation experience. *Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. *In depth knowledge of major EDA tools/design flows. *Experience with TSMC N16 or below technology. *Experience in block level implementation, chip integration and signoff. *Experience in Perl/TCL language programming. *Proven record in multi-million gate design production tapeouts. *Experience in any of the following is a plus: - FinFet Design - TSMC N7 and below technology. - Low-power implementation methodology. - Advanced timing signoff methodology. - Independently complete Netlist-GDS P&R, signoff task.

株式会社A・ヒューマン

神奈川県

最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route)Responsibilities: *Perform the following: - Chip/Block level floorplan, - Clock tree synthesis, - Place & Route, - RC extraction, - STA, timing closure, - IR/EM analysis and fix, - DRC/LVS/ERC analysis and fix, - Tape-out sign off. - Customer on-site support.

求める学歴：大学卒以上 Requirements: *Education: - Bachelor/Master’s degree in Electrical Engineering or Computer Science. *5-15 years Netlist (or RTL)-GDS physical implementation experience. *Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. *In depth knowledge of major EDA tools/design flows. *Experience with TSMC N16 or below technology. *Experience in block level implementation, chip integration and signoff. *Experience in Perl/TCL language programming. *Proven record in multi-million gate design production tapeouts. *Experience in any of the following is a plus: - FinFet Design - TSMC N7 and below technology. - Low-power implementation methodology. - Advanced timing signoff methodology. - Independently complete Netlist-GDS P&R, signoff task.

株式会社A・ヒューマン

神奈川県

最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route)Responsibilities: *Perform the following: - Chip/Block level floorplan, - Clock tree synthesis, - Place & Route, - RC extraction, - STA, timing closure, - IR/EM analysis and fix, - DRC/LVS/ERC analysis and fix, - Tape-out sign off. - Customer on-site support.

求める学歴：大学卒以上 Requirements: *Education: - Bachelor/Master’s degree in Electrical Engineering or Computer Science. *5-15 years Netlist (or RTL)-GDS physical implementation experience. *Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. *In depth knowledge of major EDA tools/design flows. *Experience with TSMC N16 or below technology. *Experience in block level implementation, chip integration and signoff. *Experience in Perl/TCL language programming. *Proven record in multi-million gate design production tapeouts. *Experience in any of the following is a plus: - FinFet Design - TSMC N7 and below technology. - Low-power implementation methodology. - Advanced timing signoff methodology. - Independently complete Netlist-GDS P&R, signoff task.

株式会社A・ヒューマン

神奈川県

Physical Design Engineer （ASIC/SoC Place ＆ Route） Responsibilities: Perform the following: o Chip/Block level floorplan, o Clock tree synthesis, o Place ＆ Route, o RC extraction, o STA, timing closure, o IR/EM analysis and fix, o DRC/LVS/ERC analysis and fix, o Tape－out sign off. Customer on－site support.

Requirements: o Bachelor/Master’s degree in Electrical Engineering or Computer Science. 5－15 years Netlist （or RTL）－GDS physical implementation experience. Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. In depth knowledge of major EDA tools/design flows. Experience with below technology. Experience in block level implementation, chip integration and signoff. Experience in Perl/TCL language programming. Proven record in multi－million gate design production tapeouts. Experience in any of the following is a plus: o FinFet Design o Low－power implementation methodology. o Advanced timing signoff methodology. o Independently complete Netlist－GDS P＆R, signoff task. Personal Attributes: o Aggressive in learning and problem－solving. o Good communication skill and a good team player. o Strong project ownership and commitment. o Self－motivated and can work independently.

HRC株式会社

神奈川県

デジタルIC設計においてプレゼンテーションやツールのデモンストレーションを含む技術サポートを行う。 RTL－to－GDSII 設計フローの紹介を行う。 conformal check, logic synthesis, P＆R, CTS, STA等の経験を活かし、顧客にPPA改善の提案を行う。 他のチームメンバーと協業を行い、リードする立場で顧客サポートを行う。

電気・電子工学またはコンピューターサイエンスの学士・修士を持ち、IC設計において10年以上の経験を持つ。 デジタルIC設計において、技術的な問題点を理解する能力を持つ。 日本語・英語でのコミュニケーションを行える方。その他の言語での会話も可能であれば尚可。 ソフトウェアの知識のある方。SKILLやPerl （Tcl, Python, etc）など言語を問わずプログラミングが可能。

HRC株式会社

神奈川県

システムレベル設計／検証製品に関する顧客向け技術プリセールス、及び、ポストサポ ート業務

【必須（MUST）】 電気・電子、コンピュータサイエンス、またはそれに準じる経験、 知識をお持ちの方で新しいことに意欲的にチャレンジ出来る方 モデル、仮想プロトタイプ環境などの開発、利用またはサポートの実務経験必須 システム開発、モデル開発、論理設計・検証など、5 年以上のハードウェア開発技術に関わる業務経 験を持つ方 C/C＋＋/SystemC（TLM）、Verilog－HDL 言語を実務で使用経験がある方 顧客が抱える課題に対して最適なソリューションを提供する事ができ、 顧客と良好な信頼関係を継続して構築できる方 英語でのメールのやり取り及び英語での技術的会話に支障がない事 問題の解決にモチベーションを高く持って自ら業務を進められる方 自らの活動範囲に制限を設けず、何事にも貪欲に取り組み、新しい技術を吸収しながら成長していけ る方 【歓迎（WANT）】 EDA ツール（主に論理シミュレータ、エミュレータ、デバッガ）の利用経験があればなお可 RTOS、ドライバ開発などソフトウェアの経験や知識および、プロセッサ、メモリ、バス、I/F を含 むシステムのチップ開発経験と知識があるとなお可 業務を効率良く行うためのプログラミング・スキル （シェル、C/C＋＋, Perl、Tcl、Python、Ruby 等の活用経験）があればなお可

HRC株式会社

神奈川県

■チップ/ブロックレベルのフロアプラン ■クロックツリー合成、配置配線 ■RC抽出、STA、タイミングクロージャ、IR / EM分析と修正、DRC / LVS / ERC分析と修正、テープアウトのサインオフ。 ■APRフロー開発

【必要な職務経験】 ■EE / CSのBCHの学位以上 ■デジタルデザイン/デザインフロー/ APRチップ実装関連分野での最低10年以上の実務経験。 ■高度なプロセスノードでの経験（28 nm以下） ■スクリプト言語（シェル、Python、TCL）またはC / C ++に精通していること ■APRツール（Cadence InnovusやSynopsys IC Compiler IIなど）とPPA分析/ブースト手法に精通していること ■顧客志向の姿勢とコミュニケーション能力 ■日本語が堪能 ■英語(基礎会話レベル） ■学習と問題解決に意欲的 ■優れたコミュニケーション能力と優れたチームプレーヤー ■コミットメント

HRC株式会社

神奈川県

■デジタルIC設計においてプレゼンテーションやツールのデモンストレーションを含む技術サポートを行う。 ■RTL－to－GDSII 設計フローの紹介を行う。 ■conformal check, logic synthesis, P＆R, CTS, STA等の経験を活かし、顧客にPPA改善の提案を行う。 ■他のチームメンバーと協業を行い、リードする立場で顧客サポートを行う。

■電気・電子工学またはコンピューターサイエンスの学士・修士を持ち、IC設計において10年以上の経験を持つ。 ■デジタルIC設計において、技術的な問題点を理解する能力を持つ。 ■日本語・英語でのコミュニケーションを行える方。 　その他の言語での会話も可能であれば尚可。 ■ソフトウェアの知識のある方。SKILLやPerl （Tcl, Python, etc）など言語を問わずプログラミングが可能。

HRC株式会社

神奈川県

Physical design implementation APR flow development Advanced APR solution path finding

Education: Master or PhD Computer engineering or EE APR chip implementation experience with advanced process nodes （28nm and below） Familiar with P＆R and timing signoff Familiar with Script languages （shell, python, TCL） or C/C＋＋ Fluent in English speaking Mathematical is also okay and willing to learn APR and research for new APR flow （Optional） Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. Specific Requirement: APR Engineer: Seniority > 5 years. Full chip integration experience is a plus. APR Lead Manager: Seniority> 15 years. Experienced with full chip integration/signoff and tape－out management is needed.

HRC株式会社

神奈川県

ハードウエア・システム検証製品に関する顧客向け技術プリセールス、及び、ポストサポート業務

【必須（MUST）】 電気・電子、コンピュータサイエンス、またはそれに準じる経験、 知識をお持ちの方で新しいことに意欲的にチャレンジ出来る方 6年以上のHDL設計・検証の業務経験を持つ方 EDAツール（主に機能シュミレータ、デバッガ）の利用経験がある方、仮想加速技術の経験と知識があればなお良し デザインのデバッグ方法の知識 がある方、プ ロセッサ ・ベース ・エミュレーシ /加速 プラットフォームの経験と知識が あればなお良し 業務を効率良く行うためのプログラミング・スキルを持つ方（シェル、C/C＋＋, Perl、Tcl、Python、Ruby等の活用経験） 検証言語（HDL/SystemVerilog/e/SystemC）や検証メソドロジ（UVM等）に よる検証環境構築の経験がある方 FPGAハードウェア設計とデバッグ ・ツールの知識がある方 顧客が抱える検証課題に対して最適なソリューションを提供する事ができ、 顧客と良好な信頼関係を継続して構築できる方 英語でのメールのやり取り及び英語での技術的会話に支障がない事 問題解決能力があり、モチベーションを高く持って自ら業務を進められる方 自らの活動範囲に制限を設けず、何事にも貪欲に取り組み、新しい技術を吸収しながら成長していける方

HRC株式会社

神奈川県

Physical Design Engineer （ASIC/SoC Place ＆ Route） Responsibilities: Perform the following: o Chip/Block level floorplan, o Clock tree synthesis, o Place ＆ Route, o RC extraction, o STA, timing closure, o IR/EM analysis and fix, o DRC/LVS/ERC analysis and fix, o Tape－out sign off. Customer on－site support.

Requirements: o Bachelor/Master’s degree in Electrical Engineering or Computer Science. 5－15 years Netlist （or RTL）－GDS physical implementation experience. Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. In depth knowledge of major EDA tools/design flows. Experience with below technology. Experience in block level implementation, chip integration and signoff. Experience in Perl/TCL language programming. Proven record in multi－million gate design production tapeouts. Experience in any of the following is a plus: o FinFet Design o Low－power implementation methodology. o Advanced timing signoff methodology. o Independently complete Netlist－GDS P＆R, signoff task. Personal Attributes: o Aggressive in learning and problem－solving. o Good communication skill and a good team player. o Strong project ownership and commitment. o Self－motivated and can work independently.

HRC株式会社

神奈川県

ハードウエア・システム検証製品に関する顧客向け技術プリセールス、及び、ポストサポート業務

【必須（MUST）】 ■電気・電子、コンピュータサイエンス、またはそれに準じる経験、 知識をお持ちの方で新しいことに意欲的にチャレンジ出来る方 ■6年以上のHDL設計・検証の業務経験を持つ方 ■EDAツール（主に機能シュミレータ、デバッガ）の利用経験がある方、仮想加速技術の経験と知識があればなお良し ■デザインのデバッグ方法の知識 がある方、プ ロセッサ ・ベース ・エミュレーシ /加速 プラットフォームの経験と知識が あればなお良し ■業務を効率良く行うためのプログラミング・スキルを持つ方（シェル、C/C＋＋, Perl、Tcl、Python、Ruby等の活用経験） ■検証言語（HDL/SystemVerilog/e/SystemC）や検証メソドロジ（UVM等）に よる検証環境構築の経験がある方 ■FPGAハードウェア設計とデバッグ ・ツールの知識がある方 ■顧客が抱える検証課題に対して最適なソリューションを提供する事ができ、 顧客と良好な信頼関係を継続して構築できる方 ■英語でのメールのやり取り及び英語での技術的会話に支障がない事 ■問題解決能力があり、モチベーションを高く持って自ら業務を進められる方 ■自らの活動範囲に制限を設けず、何事にも貪欲に取り組み、新しい技術を吸収しながら成長していける方

HRC株式会社

神奈川県

Physical design implementation APR flow development Advanced APR solution path finding

Education: Master or PhD Computer engineering or EE APR chip implementation experience with advanced process nodes （28nm and below） Familiar with P＆R and timing signoff Familiar with Script languages （shell, python, TCL） or C/C＋＋ Fluent in English speaking Mathematical is also okay and willing to learn APR and research for new APR flow （Optional） Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus. Specific Requirement: APR Engineer: Seniority > 5 years. Full chip integration experience is a plus. APR Lead Manager: Seniority> 15 years. Experienced with full chip integration/signoff and tape－out management is needed.

HRC株式会社

神奈川県

【職務概要】 半導体設計の需要は非常に旺盛で、その需要に対応すべく、設計効率化が強く要求されています。同部署は、半導体設計技術とソフトウェア・ICT・AI技術等を融合し、設計効率化を行うミッションを遂行しています。 【職務詳細】 具体的には、EDAツール向けの設計環境構築と、それに付随する設計情報データベース、Webアプリケーションの構築を行っていただきます。 ・EDAツール向けの環境・拡張機能開発(Tcl言語)、またはリーダー候補 ・設計データベース向けWebアプリケーション開発、またはリーダー候補 ＜同社の特徴＞ あらゆるエレクトロニクス製品の「心臓部」にあたる、半導体デバイスの 設計・開発を行い、常に最先端かつ高品質のモノづくりに挑んでいます。 LSIやイメージセンサ等の半導体デバイスは、身の回りにある様々な自動車、家電、 医療機器等に搭載されており、非常に速いスピードで技術進歩し続けています。 ＜社風・風土＞ 「自由」な雰囲気の中、エンジニアが活発なディスカッションを行い 新しい技術を生み出しています。

【必須】 ・半導体設計に関する知見 ※以下のいずれかの業務経験※ ・EDAツールを用いた設計経験 (セルベース設計系は特に歓迎) ・サーバサイドアプリケーション構築経験 (RubyJavaScriptPHPSQL等) 【尚可】 ・EDAツール向け設計プラットフォーム構築 ・サーバ・ネットワーク構築 (RHEL AWS Cloud等) ・機械学習・データマイニング・BIツールに関しての知識・スキル・経験 ・リーダー経験（人員、プロジェクト規模は問わない） ・半導体設計ツールからWebアプリケーションまで、様々な技術領域を扱い融合させていく事をミッションとしていますので、新しい事を学ぶ事に対して前向きで、新しい領域に対して自ら業務・技術を開拓・提案できる人

株式会社ワークポート

神奈川県

・チップもしくはブロックレベルの配置設計、配線配置 ・クロックツリー合成 ・RC抽出 ・STA、タイミング収束 ・電圧降下（IR Drop）、電流密度（EM）の分析及び修正 ・デザインルールチェック(DRC)、レイアウト検証 (LVS)、ERC（electrical rule checking）の分析及び修正 ・テープアウトのサインオフ ・APR(Automatic Place& Route)フロー開発

・電気電子、化学系 出身 ・デジタル設計、設計フロー、APRチップ実装関連分野で3年以上の実務経験。 ・28nm以下のプロセス経験 ・スクリプト言語（Shell、Python、TCL）またはC/ C++の知識 ・APRツール(Cadence InnovusやSynopsys IC Compilerなど)の知識

キャリア・デベロプメント・アソシエイツ株式会社