求人ID : 796

Physical Design Manager & Engineer

求人会社名:外資系半導体メーカー

メンバー
800万円~1200万円

募集要項

  • 仕事内容

    Physical Design Engineer (ASIC/SoC Place & Route)
    Responsibilities:
    Perform the following:
    o Chip/Block level floorplan,
    o Clock tree synthesis,
    o Place & Route,
    o RC extraction,
    o STA, timing closure,
    o IR/EM analysis and fix,
    o DRC/LVS/ERC analysis and fix,
    o Tape-out sign off.
    Customer on-site support.

  • 応募条件

    Requirements:
    o Bachelor/Master’s degree in Electrical Engineering or Computer Science.
    5-15 years Netlist (or RTL)-GDS physical implementation experience.
    Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.
    In depth knowledge of major EDA tools/design flows.
    Experience with below technology.
    Experience in block level implementation, chip integration and signoff.
    Experience in Perl/TCL language programming.
    Proven record in multi-million gate design production tapeouts.
    Experience in any of the following is a plus:
    o FinFet Design
    o Low-power implementation methodology.
    o Advanced timing signoff methodology.
    o Independently complete Netlist-GDS P&R, signoff task.
    Personal Attributes:
    o Aggressive in learning and problem-solving.
    o Good communication skill and a good team player.
    o Strong project ownership and commitment.
    o Self-motivated and can work independently.

  • 年収

    800万円~1200万円
    *前職の年収を考慮させていただきます。

  • ポジション

    メンバー

  • 雇用形態

    正社員

  • 勤務地

    神奈川県

  • 勤務時間

    9:00-17:40

求人会社情報

  • 事業概要

    大手外資系半導体メーカーになります。

この求人の取り扱い人材紹介会社・コンサルタント ご相談や条件交渉などのサポートを行います

人材紹介会社情報

この求人の担当コンサルタント

松垣 潔
HRC株式会社
松垣 潔
コンサルタント歴 : 14年
土/日でも面談可能 企業と密なリレーション 業界知識豊富
  • 得意業種 メーカー(電気・機械・自動車関連)
  • 得意職種 電気・電子・機械系エンジニア

半導体業界に特化したエージェントです。 半導体業界での20年以上のキャリアを生かし、業界への深い知識を基に各企業の各職種が求めている細かいスキル価値観までを考慮し、本当の”スキルジョブ”マッチングを実現します。

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