最大手ファンダリーのPhysical Design Manager & Engineer

募集要項

• こだわり条件

  語学（英語）を生かす 土日祝日休み 転勤なし

• 仕事内容

  最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route)Responsibilities:
  *Perform the following:
  Chip/Block level floorplan,
  Clock tree synthesis,
  Place & Route,
  RC extraction,
  STA, timing closure,
  IR/EM analysis and fix,
  DRC/LVS/ERC analysis and fix,
  Tapeout sign off.
  Customer onsite support.

• 職種分類

  電気・電子・機械系エンジニア ＞ 電気・電子・半導体系 ＞ 研究・開発・設計（電気・電子・半導体）

• 業種分類

  電気・電子・半導体

• 年齢

  25歳～60歳まで
  【年齢制限理由】
  例外事由 3号 ロ
  技能・ノウハウの継承の観点から、特定の職種において労働者数が相当程度少ない特定の年齢層に限定し、かつ、 期間の定めのない労働契約の対象として募集・採用する場合

• 応募条件

  求める学歴：大学卒以上
  Requirements:
  *Education:
  Bachelor/Master’s degree in Electrical Engineering or Computer Science.
  *515 years Netlist (or RTL)GDS physical implementation experience.
  *Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.
  *In depth knowledge of major EDA tools/design flows.
  *Experience with TSMC N16 or below technology.
  *Experience in block level implementation, chip integration and signoff.
  *Experience in Perl/TCL language programming.
  *Proven record in multimillion gate design production tapeouts.
  *Experience in any of the following is a plus:
  FinFet Design
  TSMC N7 and below technology.
  Lowpower implementation methodology.
  Advanced timing signoff methodology.
  Independently complete NetlistGDS P&R, signoff task.・中国語が話せれば尚可

• 年収

  700万円～899万円
  年収：700万円～900万円

• ポジション

  メンバー

• 雇用形態

  正社員

• 勤務地

  神奈川県
  神奈川県　横浜

• 勤務時間

  社内規定に準ずる。

• 休日・休暇

  週休2日（土日）、祝日休、夏休み、年末年始休

• 福利厚生

  各種完備

求人会社情報