語学(英語)を生かす 土日祝日休み 転勤なし
最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route)Responsibilities:*Perform the following:- Chip/Block level floorplan,- Clock tree synthesis,- Place & Route,- RC extraction,- STA, timing closure,- IR/EM analysis and fix,- DRC/LVS/ERC analysis and fix,- Tape-out sign off.- Customer on-site support.
電気・電子・機械系エンジニア > 電気・電子・半導体系 > 研究・開発・設計(電気・電子・半導体)
電気・電子・半導体
25歳~60歳まで 【年齢制限理由】例外事由 3号 ロ 技能・ノウハウの継承の観点から、特定の職種において労働者数が相当程度少ない特定の年齢層に限定し、かつ、 期間の定めのない労働契約の対象として募集・採用する場合
求める学歴:大学卒以上Requirements:*Education:- Bachelor/Master’s degree in Electrical Engineering or Computer Science.*5-15 years Netlist (or RTL)-GDS physical implementation experience.*Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.*In depth knowledge of major EDA tools/design flows.*Experience with TSMC N16 or below technology.*Experience in block level implementation, chip integration and signoff.*Experience in Perl/TCL language programming.*Proven record in multi-million gate design production tapeouts.*Experience in any of the following is a plus:- FinFet Design- TSMC N7 and below technology.- Low-power implementation methodology.- Advanced timing signoff methodology.- Independently complete Netlist-GDS P&R, signoff task.
700万円~899万円 年収:700万円~900万円
メンバー
正社員
神奈川県 神奈川県 横浜
社内規定に準ずる。
週休2日(土日)、祝日休、夏休み、年末年始休
各種完備
1987年に設立された世界最大の半導体専業ICファンドリーメーカーです。専業ICファンドリー事業の創始者として、また専業ICファンドリーのビジネスモデルの牽引する企業として、最先端及び "More-than-Moore" のウェーハ・プロセス製造技術や卓越した製造効率を提供するなど高い評価を得てきました。創業時より一貫してファンドリー業界をリードする最先端技術と、設計サービスをお客様に提供しています。
2000年11月1日
3,000万円
経営幹部・ミドルマネジメント層向け年収600万〜1,000万円以上のハイクラス求人多数保有しています。業界出身の専門コンサルタントだからこそ「分かってもらえる」「話が早い」が特徴です。
ハイテク技術、及びグローバル企業対応のコンサルタント 30年以上に渡る日系ハイテク専門商社、外資系ハイテク企業のグローバル環境での就業経験を強みに国内外の専門性の高い企業をメインに優れた候補者をご紹介し、クライアント企業の社業発展に貢献している。主に電子・電機・半導体/システム・IT関連企業のスペシャリスト、エグゼクティブ案件(ハイテクエンジニア、技術マネジャー/ディレクター、営業マネジャー/ディレクター、カントリーマネジャー、セールスVP等)で数々の実績を挙げている。専門性が高く、且つグローバル環境での活躍が要求されるエンジニア、セールス、エグゼクティブのサーチを得意とする。
最大手ファンダリーのPhysical Design Manager & Engineer
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